gvhdl - Online di Cloud

PROGRAM:

NAMA

gvhdl - Frontend ke kompiler/simulator VHDL FreeHDL.

RINGKASAN

gvhdl [PILIHAN] ... [VHDL_FILES] ... [OBJEK_FILES] ...

DESKRIPSI

GratisHDL adalah suite kompiler/simulator untuk bahasa deskripsi perangkat keras VHDL. VHDL'93
serta standar VHDL'87 didukung.

GratisHDL menerjemahkan FILE sumber VHDL asli ke dalam C++. Kemudian, sumber C++ dapat menjadi
dikompilasi dan ditautkan ke kernel untuk membangun program simulasi. Mulai yang dihasilkan
executable akan mensimulasikan model VHDL yang sesuai. Proses pembuatan yang sebenarnya untuk
menghasilkan simulator dari sumber VHDL adalah proses kompleks yang ditangani oleh
gvhdl Script.

VHDL_FILES adalah daftar nama file sumber VHDL yang harus diakhiri dengan .vhdl atau .vhd. Pertama
Nama file VHDL juga menentukan nama simulator yang dapat dieksekusi. Ini adalah, final
executable akan diberi nama setelah file VHDL pertama tanpa ekstensi .vhdl atau .vhd.
Perhatikan bahwa file objek serta simulator akan dibuat saat ini
direktori.

OBJEK_FILES menentukan daftar file objek yang ditautkan ke simulator yang dapat dieksekusi.
gvhdl menganggap semua file yang diakhiri dengan .o sebagai file objek. Biasanya, objek ini
file dihasilkan sebelumnya (menggunakan opsi -c) dari kode sumber VHDL selama yang terpisah
langkah kompilasi.

PILIHAN

-L VHDLLIB
Jalur ke direktori root pustaka VHDL. Di dalam direktori ini kompiler mencari
sebuah file bernama v2cc.libs. File pemetaan v2cc.libs menerjemahkan nama unit perpustakaan
ke direktori. Perhatikan bahwa lebih dari satu VHDLLIB dapat disediakan.

-g Menambahkan informasi debug ke executable. Secara rinci, opsi ini mengaitkan
kode mesin yang dihasilkan ke baris yang sesuai dalam file sumber VHDL.

-G Menambahkan informasi debug ke executable tetapi tidak mengaitkan kode mesin ke
jalur sumber VHDL. Opsi ini sebenarnya digunakan untuk men-debug kode C++ yang dihasilkan.

-c Jangan menghasilkan simulator yang dapat dieksekusi. Menggunakan opsi ini, kompiler menerjemahkan
Sumber VHDL menjadi executable dan mengkompilasinya menjadi kode objek tetapi tidak
menghasilkan simulator akhir yang dapat dieksekusi. Opsi ini sangat berguna untuk dikompilasi
paket VHDL.

-l NAMA LIB
Kaitkan kode sumber VHDL ke pustaka VHDL LIBNAME. Sebagai default nama perpustakaan
KERJA digunakan. Opsi ini sangat penting jika komponen VHDL dari beberapa
Pustaka VHDL harus dibangun ke dalam simulator. Perhatikan bahwa untuk
berhasil menggunakan komponen VHDL dari selain perpustakaan kerja saat ini,
file VHDL yang sesuai harus ditemukan oleh kompiler menggunakan mekanisme
dijelaskan dalam v2cc.libs. Selanjutnya, komponen harus dikompilasi dengan yang sesuai
-l opsi LIBNAME.

--relaks-komponen-visibilitas
Mengizinkan pengikatan default yang tidak terlihat dari BEKERJA.

--libieee
Tambahkan file perpustakaan standar IEEE ke simulasi yang dapat dieksekusi.

LINGKUNGAN VARIABEL

V2CC_LIBRARY_PATH
Variabel V2CC_LIBRARY_PATH terdiri dari ":" nama file yang dipisahkan. Sebagai tambahan
variabel lingkungan, Anda dapat menggunakan opsi baris perintah "-L libdir" dengan
v2cc. Direktori yang ditentukan dengan "-L" ditambahkan di depan yang ditentukan
oleh V2CC_LIBRARY_PATH. Di jalur perpustakaan terakhir, mereka muncul dalam urutan yang sama seperti
di baris perintah.

DIDUKUNG VHDL SUBset

Saat ini, FreeHDL tidak mendukung seluruh standar VHDL'93. berikut tidak lengkap
list memberikan gambaran umum tentang apa yang saat ini tidak didukung:

- Asosiasi individu formal tipe komposit tidak didukung.

- Variabel bersama tidak didukung.

- Atribut transaksi, tenang, stabil dan tertunda tidak didukung.

- Atribut yang ditentukan pengguna tidak didukung.

- Grup tidak didukung.

- Penetapan sinyal yang dijaga tidak didukung.

- Konfigurasi tidak didukung.

- Saat ini, driver tidak dapat dimatikan.

CONTOH

penggunaan

gvhdl -c penambah.vhdl

untuk membangun file objek untuk adder.vhdl. Perhatikan bahwa adder.vhdl mungkin berisi beberapa VHDL
model.

gvhdl adder.vhdl

akan menghasilkan simulator untuk terakhir Model VHDL ditemukan di adder.vhdl. Namun, dalam hal ini
kasus, semua komponen VHDL yang diperlukan untuk membangun simulator harus disertakan dalam
file sumber VHDL.

gvhdl top.vhdl adder.o --libieee

menghasilkan simulator untuk model VHDL terakhir yang ditemukan di top.vhdl dengan mengkompilasi semua model di
top.vhdl dan menautkan (yang dihasilkan sebelumnya) file objek adder.o dan standar IEEE
perpustakaan ke executable.

gvhdl -c -l mylib adder.vhdl

akan membangun file objek termasuk semua komponen yang disediakan di adder.vhdl. Namun, dalam
hal ini komponen akan dikaitkan dengan perpustakaan mylib bukan default
pekerjaan nama perpustakaan. Perhatikan bahwa opsi -l hanya memengaruhi kode sumber C++ yang dihasilkan tetapi
tidak mengubah tempat penyimpanan file objek atau executable.

SIMULASI PERINTAH

Setelah simulator dimulai, ringkasan singkat dari perintah yang tersedia dicetak
ke layar:

C : mengeksekusi siklus = mengeksekusi siklus simulasi
n : berikutnya = jalankan siklus simulasi berikutnya
q : keluar = keluar dari simulasi
R : jalankan = jalankan simulasi untuk
d : dump = sinyal dump
doff : dump off = hentikan sinyal dumping
don : dump on = lanjutkan sinyal dumping
s : tampilkan = tampilkan nilai sinyal
dv : dump var = membuang sinyal dari daftar sinyal
ds : dump show = menampilkan daftar sinyal yang dibuang
nds : number show = menunjukkan jumlah sinyal yang dibuang
dc [-f ] [-T ] [-cfg ] [-Q]
: mengonfigurasi proses dump

Perhatikan bahwa sinyal dibuang ke file (nama file default adalah "wave.dmp") dalam format VCD.
Format file ini harus diterima oleh setiap penampil bentuk gelombang VCD. Nama file diatur ke
"wave.dmp" tetapi dapat diubah menggunakan "dc -f ". Namun, pastikan untuk mengeksekusi
"dc -f ..." sebelum menjalankan "d".

SIMULATOR COMMAND GARIS PILIHAN

Simulasi dapat dikontrol melalui parameter baris perintah '-cmd "cmd1; cmd2; ..."' di mana
'cmd1', 'cmd2', ... adalah perintah simulasi seperti yang dijelaskan di bagian sebelumnya. Catatan
bahwa setiap perintah harus dipisahkan dengan ';'. Misalnya, mengeksekusi

./top -cmd "d;jalankan 1000 ns;q;"

akan memulai program simulasi 'atas', membuang semua sinyal dan menjalankan simulasi selama 1000 ns.
Akhirnya, simulasi dihentikan. Sebenarnya, perintah terakhir 'q;' adalah opsional sebagai
simulator secara otomatis berakhir segera setelah perintah terakhir dijalankan.

Gunakan gvhdl online menggunakan layanan onworks.net