asimut - Online sa Cloud

PROGRAMA:

NAME

asimut - Isang simulation tool para sa mga paglalarawan ng hardware

SINOPSIS

asimut [mga pagpipilian] [root_file] [pattern_file] [result_file]

DESCRIPTION

asimut ay isang lohikal na simulation tool para sa mga paglalarawan ng hardware. Ito ay nag-compile at naglo-load ng a
kumpletong paglalarawan ng hardware na nakasulat sa VHDL (Very high speed integrated circuits
Wika ng Paglalarawan ng Hardware). Ang paglalarawan ng hardware ay maaaring istruktura (isang hierarchy ng
mga pagkakataon) o pag-uugali. Isang subset lang ng VHDL ang sinusuportahan. Mga paglalarawan na hindi
tumugma sa subset na ito ay nagdudulot ng error sa syntax sa panahon ng compilation. Tingnan mo vhdl(5) para sa detalyado
impormasyon tungkol sa sinusuportahang subset ng VHDL.

Kapag na-load na ang paglalarawan ng hardware, asimut naghahanap ng paglalarawan ng pattern ng simulation
file. Isusulat ang file na ito tapik pormat. Ang file ay pinagsama-sama, na-load at naka-link
kasama ang paglalarawan ng hardware. Pagkatapos, ang simulation ay nagsimula. Kapag ang mga pattern ay
naproseso, isang file ng resulta sa tapik nabuo ang format.

Kung hiniling ang pag-save ng aksyon sa file ng paglalarawan ng pattern (tingnan tapik (5)), asimut
lumilikha din ng save file na kumakatawan sa estado ng paglalarawan sa dulo ng
simulation ng huling pattern. Ang save file ay pinangalanan root_file.sav, saan root_file is
ang pangalan ng paglalarawan.

Maaaring gamitin ang save file sa susunod na simulation sequence para masimulan ang estado ng
(pareho) paglalarawan ng hardware bago magsimula ang simulation. Gamit ang mekanismong ito, isang malaki
Ang pagkakasunud-sunod ng mga pattern ay maaaring hatiin sa ilang maliliit na pagkakasunud-sunod, ang bawat isa ay nagsisimula
ang paglalarawan ng hardware na may save file ay nagresulta mula sa nakaraang pagkakasunod-sunod.

asimut nagbabasa ng ilang mga parameter mula sa mga variable ng kapaligiran:

MBK_CATA_LIB listahan ng mga direktoryo na naglalaman ng paglalarawan at pattern na mga file (gamit ang
$PATH syntax). Ang default na landas ay ang kasalukuyang direktoryo (tingnan mbk(1)).

MBK_WORK_LIB tumutukoy sa kasalukuyang gumaganang direktoryo. Ang gumaganang direktoryo
tinutukoy ang lugar kung saan nakasulat ang lahat ng mga output file.

MBK_CATAL_NAME Isinasaad ang file kung saan nakalista ang mga file ng paglalarawan ng asal.
Ang file na ito ay ginagamit upang mag-leaf ng mga cell ng isang istrukturang paglalarawan.(tingnan
mbk(1))

MBK_IN_LO extension ng file para sa istrukturang entidad. (tingnan mbk(1))

VH_BEHSFX listahan ng mga extension ng file para sa mga entity ng pag-uugali (gamit ang syntax ng $PATH).
Ang default na extension ng file ay vbe.

VH_PATSFX listahan ng mga extension ng file para sa mga entity ng paglalarawan ng pattern (gamit ang $PATH
syntax). Ang default na extension ng file ay tapik.

VH_DLYSFX listahan ng mga extension ng file para sa mga delay na entity ng paglalarawan (gamit ang $PATH
syntax). Ang default na extension ng file ay dly.

VH_MAXERR maximum na bilang ng mga error na pinapayagan sa simulation phase. Kung ang
bilang ng mga error na naganap habang ang simulation ay umabot sa VH_MAXERR, asimut
hihinto ang simulation sa pagtatapos ng pagproseso ng kasalukuyang pattern.
Ang mga pattern na sumusunod sa kasalukuyang pattern ay nananatiling hindi pinoproseso at
muling ginawa sa file ng resulta. Ang default na halaga ng VH_MAXERR ay 10.

root_file ay ang pangalan ng paglalarawan.

Bilang default asimut naghahanap ng paglalarawan ng istruktura. Ginagamit nito ang MBK_IN_LO kapaligiran
mga variable upang matukoy ang parehong format at ang extension ng mga file ng paglalarawan ng istruktura.
Upang i-load ang mga istrukturang VHDL file MBK_IN_LO dapat itakda sa vst.

Upang mag-load ng isang purong paglalarawan ng pag-uugali -b dapat tukuyin ang opsyon. Sa ganitong kaso asimut
naglo-load ng data flow VHDL description file. Ang VH_BEHSFX environment variable ay nagbibigay ng
mga extension na gagamitin.

pattern_file ay ang pangalan ng entity ng paglalarawan ng pattern. Ang file na naglalaman nito
dapat pangalanan ang entidad pattern_file.ext , Kung saan ext ay isa sa extension na tinukoy sa
VH_PATSFX.

file_resulta ay ang file ng resulta na ginawa ng asimut. Ang resultang file ay isang pattern
paglalarawan ng file na may extension na tinukoy ni VH_PATSFX.

Opsyon

-b isaalang-alang ang root_file paglalarawan bilang paglalarawan ng pag-uugali

-backdelay [min, max, typ] delay_file
gumamit ng file delay_file.ext para sa mga pagkaantala sa backannotation, kung saan ext ay isa sa
ang extension na tinukoy sa VH_DLYSFX.

-bdd gumamit ng mga BDD (Binary Decision Diagram) upang kumatawan sa mga expression. Gamit
ginagawa ng pagpipiliang ito ang simulation na dalawang beses na mas mabilis ngunit tumataas
kinakailangan ng memorya

-c patakbuhin lamang ang yugto ng compilation

-ubod core_file sa unang error na nakatagpo, itapon ang estado ng circuit sa pareho
isang ascii file (suffixed .cor) at isang binary save file (suffixed .sav)
na maaaring gamitin bilang initialization file sa isang karagdagang session. Kung ang
-nores ang pagpipilian ay tinukoy na isang pattern na file ay ginawa din.

-dbg[sbpldc] tawagan ang debugger (paggamit ng developer)

-default na pagkaantala (-DD) ang mga null delay lamang (hindi pagkatapos ng sugnay sa VHDL file) ang mababago kung
tinukoy ang mga backannotated na pagkaantala o mga nakapirming pagkaantala.

-fixed delay halaga (-fd halaga)
lahat ng mga pagkaantala ng paglalarawan ay naayos sa halaga.

-h ipakita ang help file na ito

-i halaga simulan ang lahat ng signal ng paglalarawan gamit ang halaga. halaga maaaring maging 0
o 1

-i save_file basahin ang isang save file at gamitin ito upang simulan ang estado ng paglalarawan
bago iproseso ang unang pattern (ang pangalan ng file ay hindi maaaring 1 o 0)

-siyasatin instance_name
gumawa ng pattern na file na naaayon sa interface ng instance
kinilala ng halimbawa-pangalan

-l n i-print ang pinakamaraming n mga character para sa mga label ng pattern. Ang default na halaga para sa n
ay 15.

-nores huwag bumuo ng file ng resulta

-p n load sa pinakamaraming n pattern mula sa input pattern file sa bawat oras. Gamit ito
Binabawasan ng feature ang paglalaan ng memory kapag marami ang mga pattern
upang gayahin. Bilang karagdagan pagkatapos ng n naproseso ang mga pattern,
ang resulta ng simulation ay naka-print sa file ng pattern ng resulta. Ang
default na halaga para sa n ay 0 na ginagawang mai-load ang buong pattern na file.

-t bakas ang mga signal kapag gumagawa ng mga BDD (developper usage).

-transportasyon gumamit ng modelo ng pagkaantala ng transportasyon (default ay inertial).

-zerodelay (-zd) ang lahat ng mga pagkaantala ng paglalarawan ng VHDL ay dapat na mga null na pagkaantala.

Halimbawa

asimut -b -i init_add adder_32 adder_patterns res_add

ginagaya ang isang paglalarawan ng asal na hawak sa file na pinangalanang 'adder_32.vbe gamit ang pattern
file na `adder_patterns.pat'. Ang mga resulta ng simulation ay nakasulat sa 'res_add.pat' at ang
ang paglalarawan ay sinisimulan sa mga halagang nakapaloob sa 'init_add.sav'.

DIAGNOSTICS

Ang pagpaparehistro ng mga initialization sa pattern na file ay nagbibigay-daan sa pagbabago ng halaga ng isang rehistro sa
isang kilalang halaga. Gayunpaman, gamit ang tampok na ito upang simulan ang isang rehistro bago isagawa ang
hindi inirerekomenda ang unang pattern. Nagrerehistro ng halaga (tinukoy ng initialization
statement) ay maaaring ma-overwrite dahil ang paglalarawan ay walang magkakaugnay na estado bago ang una
pattern.

Gumamit ng asimut online gamit ang mga serbisyo ng onworks.net