asimut - Online di Awan

PROGRAM:

NAMA

Asimut - Alat simulasi untuk deskripsi perangkat keras

RINGKASAN

Asimut [pilihan] [file_root] [file_pola] [file_hasil]

DESKRIPSI

Asimut adalah alat simulasi logis untuk deskripsi perangkat keras. Ini mengkompilasi dan memuat a
deskripsi perangkat keras lengkap yang ditulis dalam VHDL (Sirkuit terintegrasi berkecepatan sangat tinggi
Bahasa Deskripsi Perangkat Keras). Deskripsi perangkat keras mungkin struktural (hierarki
contoh) atau perilaku. Hanya sebagian dari VHDL yang didukung. Deskripsi yang tidak
cocok dengan subset ini menyebabkan kesalahan sintaks selama kompilasi. Lihat vhdl(5) untuk detail
informasi tentang subset VHDL yang didukung.

Setelah deskripsi perangkat keras dimuat, Asimut mencari deskripsi pola simulasi
mengajukan. File ini akan ditulis dalam tepuk format. File dikompilasi, dimuat, dan ditautkan
dengan deskripsi perangkat keras. Kemudian, simulasi dimulai. Ketika pola
diproses, file hasil di tepuk formatnya diproduksi.

Jika tindakan simpan telah diminta dalam file deskripsi pola (lihat tepuk (5)), Asimut
juga membuat file simpan yang mewakili status deskripsi di akhir
simulasi pola terakhir. File simpan bernama root_file.sav, di mana root_file is
nama deskripsi.

File simpan dapat digunakan dalam urutan simulasi selanjutnya untuk menginisialisasi keadaan
(sama) deskripsi perangkat keras sebelum simulasi dimulai. Dengan menggunakan mekanisme ini, sebuah besar
urutan pola dapat dipecah menjadi beberapa urutan kecil, masing-masing menginisialisasi
deskripsi perangkat keras dengan file simpan yang dihasilkan dari urutan sebelumnya.

Asimut membaca beberapa parameter dari variabel lingkungan:

MBK_CATA_LIB daftar direktori yang berisi deskripsi dan file pola (menggunakan
sintaks $PATH). Jalur default adalah direktori saat ini (lihat mbk(1)).

MBK_WORK_LIB menentukan direktori kerja saat ini. Direktori kerja
menunjukkan tempat di mana semua file output ditulis.

MBK_CATAL_NAME Menunjukkan file tempat file deskripsi perilaku terdaftar.
File ini digunakan untuk sel daun dari deskripsi struktural. (lihat
mbk(1))

MBK_IN_LO ekstensi file untuk entitas struktural. (Lihat mbk(1))

VH_BEHSFX daftar ekstensi file untuk entitas perilaku (menggunakan sintaks $PATH).
Ekstensi file default adalah vbe.

VH_PATSFX daftar ekstensi file untuk entitas deskripsi pola (menggunakan $PATH
sintaksis). Ekstensi file default adalah tepuk.

VH_DLYSFX daftar ekstensi file untuk entitas deskripsi penundaan (menggunakan $PATH
sintaksis). Ekstensi file default adalah malas.

VH_MAXERR jumlah maksimum kesalahan yang diperbolehkan selama fase simulasi. jika
jumlah kesalahan yang terjadi selama simulasi mencapai VH_MAXERR, Asimut
menghentikan simulasi pada akhir pemrosesan pola saat ini.
Pola yang mengikuti pola saat ini tetap tidak diproses dan
direproduksi dalam file hasil. Nilai default dari VH_MAXERR adalah 10.

root_file adalah nama deskripsi.

Secara default Asimut mencari deskripsi struktural. Ini menggunakan MBK_IN_LO lingkungan Hidup
variabel untuk mengidentifikasi format dan ekstensi file deskripsi struktural.
Untuk memuat file VHDL struktural MBK_IN_LO harus disetel ke VST.

Untuk memuat deskripsi perilaku murni -b pilihan harus ditentukan. Dalam kasus seperti itu Asimut
memuat file deskripsi aliran data VHDL. NS VH_BEHSFX variabel lingkungan memberikan
ekstensi yang akan digunakan.

pola_file adalah nama entitas dari deskripsi pola. File yang berisi ini
entitas harus diberi nama pola_file.ext , Di mana ext adalah salah satu ekstensi yang ditentukan dalam
VH_PATSFX.

hasil_file adalah file hasil yang dihasilkan oleh Asimut. File hasil adalah sebuah pola
file deskripsi dengan ekstensi yang ditentukan oleh VH_PATSFX.

PILIHAN

-b pertimbangkan root_file deskripsi sebagai deskripsi perilaku

-penundaan mundur [menit, maks, ketik] penundaan_file
gunakan file penundaan_file.ext untuk penundaan backannotation, di mana ext adalah salah satu
ekstensi yang ditentukan dalam VH_DLYSFX.

-bdd menggunakan BDDs (Binary Decision Diagram) untuk mewakili ekspresi. Menggunakan
opsi ini membuat simulasi menjadi dua kali lebih cepat tetapi meningkat
kebutuhan memori

-c jalankan hanya tahap kompilasi

-inti inti_file pada kesalahan pertama yang ditemui, buang status sirkuit di keduanya
file ascii (berakhiran .cor) dan file penyimpanan biner (berakhiran .sav)
yang dapat digunakan sebagai file inisialisasi di sesi selanjutnya. jika
-nores pilihan ditentukan file pola juga diproduksi.

-dbg[sbpldc] panggil debugger (penggunaan pengembang)

-penundaan default (-DD) hanya penundaan nol (tidak ada klausa setelah dalam file VHDL) yang diubah jika
penundaan backannotated atau penundaan tetap ditentukan.

-penundaan tetap nilai (-fd nilai)
semua keterlambatan deskripsi diperbaiki ke nilai.

-h tampilkan file bantuan ini

-i nilai inisialisasi semua sinyal deskripsi dengan nilai. Nilai bisa jadi 0
atau 1

-i menyimpan file baca file simpan dan gunakan untuk menginisialisasi status deskripsi
sebelum memproses pola pertama (nama file tidak boleh 1 atau 0)

-memeriksa nama instansi
menghasilkan file pola yang sesuai dengan antarmuka instance
diidentifikasi oleh nama instansi

-l n cetak paling banyak n karakter untuk label pola. Nilai default untuk n
adalah 15.

-nores jangan menghasilkan file hasil

-p n memuat paling banyak n pola dari file pola input setiap kali. Menggunakan ini
fitur mengurangi alokasi memori ketika sejumlah besar pola
untuk disimulasikan. Selain itu setelah n pola telah diproses,
hasil simulasi dicetak dalam file pola hasil. NS
nilai default untuk n adalah 0 yang membuat seluruh file pola dimuat.

-t melacak sinyal saat membuat BDD (penggunaan pengembang).

-mengangkut gunakan model penundaan transportasi (default adalah inersia).

-penundaan nol (-zd) semua penundaan deskripsi VHDL seharusnya penundaan nol.

CONTOH

asimut -b -i init_add adder_32 adder_patterns res_add

mensimulasikan deskripsi perilaku yang disimpan dalam file bernama 'adder_32.vbe menggunakan pola
file `adder_patterns.pat'. Hasil simulasi ditulis ke 'res_add.pat' dan
deskripsi diinisialisasi dengan nilai-nilai yang terkandung dalam 'init_add.sav'.

DIAGNOSTIK

Inisialisasi register dalam file pola memungkinkan perubahan nilai register menjadi
nilai yang diketahui. Namun, menggunakan fitur ini untuk menginisialisasi register sebelum menjalankan
pola pertama tidak dianjurkan. Nilai register (didefinisikan oleh inisialisasi
pernyataan) dapat ditimpa karena deskripsi tidak memiliki status yang koheren sebelum yang pertama
pola.

Gunakan asimut online menggunakan layanan onworks.net