Ini ialah arahan asimut yang boleh dijalankan dalam penyedia pengehosan percuma OnWorks menggunakan salah satu daripada berbilang stesen kerja dalam talian percuma kami seperti Ubuntu Online, Fedora Online, emulator dalam talian Windows atau emulator dalam talian MAC OS.
JADUAL:
NAMA
asimut - Alat simulasi untuk penerangan perkakasan
SINOPSIS
asimut [pilihan] [root_file] [fail_pattern] [fail_hasil]
DESCRIPTION
asimut ialah alat simulasi logik untuk penerangan perkakasan. Ia menyusun dan memuatkan a
penerangan perkakasan lengkap yang ditulis dalam VHDL (Litar bersepadu berkelajuan sangat tinggi
Bahasa Penerangan Perkakasan). Penerangan perkakasan mungkin berstruktur (hierarki bagi
contoh) atau tingkah laku. Hanya subset VHDL yang disokong. Penerangan yang tidak
padankan subset ini menyebabkan ralat sintaks semasa penyusunan. Lihat vhdl(5) untuk terperinci
maklumat tentang subset VHDL yang disokong.
Setelah penerangan perkakasan dimuatkan, asimut mencari penerangan corak simulasi
fail. Fail ini perlu ditulis tepuk format. Fail disusun, dimuatkan dan dipautkan
dengan penerangan perkakasan. Kemudian, simulasi dimulakan. Apabila corak adalah
diproses, fail hasil masuk tepuk format dihasilkan.
Jika tindakan simpan telah diminta dalam fail penerangan corak (lihat tepuk (5)), asimut
mencipta juga fail simpan yang mewakili keadaan perihalan pada penghujung fail
simulasi corak terakhir. Fail simpan dinamakan fail_akar.sav, di mana fail_akar is
nama penerangan.
Fail simpan boleh digunakan dalam urutan simulasi kemudian untuk memulakan keadaan
(sama) penerangan perkakasan sebelum simulasi bermula. Menggunakan mekanisme ini, yang besar
jujukan corak boleh dipecahkan kepada beberapa jujukan kecil, setiap satu dimulakan
penerangan perkakasan dengan fail simpan terhasil daripada urutan sebelumnya.
asimut membaca beberapa parameter daripada pembolehubah persekitaran:
MBK_CATA_LIB senarai direktori yang mengandungi penerangan dan fail corak (menggunakan
sintaks $PATH). Laluan lalai ialah direktori semasa (lihat mbk(1)).
MBK_WORK_LIB menentukan direktori kerja semasa. Direktori kerja
menunjukkan tempat di mana semua fail output ditulis.
MBK_CATAL_NAME Menunjukkan fail tempat fail perihalan tingkah laku disenaraikan.
Fail ini digunakan untuk meninggalkan sel-sel penerangan struktur.(lihat
mbk(1))
MBK_IN_LO sambungan fail untuk entiti struktur. (lihat mbk(1))
VH_BEHSFX senarai sambungan fail untuk entiti tingkah laku (menggunakan sintaks $PATH).
Sambungan fail lalai ialah vbe.
VH_PATSFX senarai sambungan fail untuk entiti penerangan corak (menggunakan $PATH
sintaks). Sambungan fail lalai ialah tepuk.
VH_DLYSFX senarai sambungan fail untuk entiti perihalan penangguhan (menggunakan $PATH
sintaks). Sambungan fail lalai ialah dly.
VH_MAXERR bilangan maksimum ralat yang dibenarkan semasa fasa simulasi. Sekiranya
bilangan ralat yang berlaku semasa simulasi mencapai VH_MAXERR, asimut
menghentikan simulasi pada akhir pemprosesan corak semasa.
Corak mengikut corak semasa kekal tidak diproses dan sedang
diterbitkan semula dalam fail hasil. Nilai lalai bagi VH_MAXERR adalah 10.
fail_akar ialah nama penerangan.
Secara lalai asimut mencari penerangan struktur. Ia menggunakan MBK_IN_LO persekitaran
pembolehubah untuk mengenal pasti kedua-dua format dan lanjutan fail penerangan struktur.
Untuk memuatkan fail VHDL berstruktur MBK_IN_LO mesti ditetapkan untuk vst.
Untuk memuatkan perihalan tingkah laku murni -b pilihan mesti dinyatakan. Dalam kes sedemikian asimut
memuatkan fail penerangan VHDL aliran data. The VH_BEHSFX pembolehubah persekitaran memberikan
sambungan yang akan digunakan.
pattern_file ialah nama entiti bagi perihalan corak. Fail yang mengandungi ini
entiti mesti dinamakan pattern_file.ext , Di mana ext ialah salah satu sambungan yang dinyatakan dalam
VH_PATSFX.
fail_hasil ialah fail hasil yang dihasilkan oleh asimut. Fail hasil ialah corak
fail penerangan dengan sambungan yang ditentukan oleh VH_PATSFX.
PILIHAN
-b pertimbangkan fail_akar huraian sebagai huraian tingkah laku
-kelewatan belakang [min, maksima, taip] kelewatan_fail
gunakan fail delay_file.ext untuk kelewatan anotasi belakang, di mana ext adalah salah satu
sambungan yang dinyatakan dalam VH_DLYSFX.
-bdd gunakan BDD (Rajah Keputusan Binari) untuk mewakili ungkapan. menggunakan
pilihan ini menjadikan simulasi menjadi dua kali lebih pantas tetapi meningkat
keperluan ingatan
-c jalankan hanya peringkat penyusunan
-teras fail_teras pada ralat pertama yang dihadapi, buang keadaan litar dalam kedua-duanya
fail ascii (akhiran .cor) dan fail simpan binari (akhiran .sav)
yang boleh digunakan sebagai fail permulaan dalam sesi selanjutnya. Sekiranya
-nores pilihan ditentukan fail corak juga dihasilkan.
-dbg[sbpldc] panggil penyahpepijat (penggunaan pembangun)
-defaultdelay (-dd) hanya kelewatan nol (tidak selepas klausa dalam fail VHDL) ditukar jika
kelewatan beranotasi belakang atau kelewatan tetap ditentukan.
-kelewatan tetap nilai (-fd nilai)
semua kelewatan penerangan ditetapkan kepada nilai.
-h paparkan fail bantuan ini
-i nilai mulakan semua isyarat perihalan dengan nilai. nilai boleh jadi 0
atau 1
-i simpan fail baca fail simpan dan gunakannya untuk memulakan keadaan perihalan
sebelum memproses corak pertama (nama fail tidak boleh 1 atau 0)
-memeriksa nama_contoh
menghasilkan fail corak yang sepadan dengan antara muka contoh
dikenalpasti oleh nama contoh
-l n cetak paling banyak n aksara untuk label corak. Nilai lalai untuk n
adalah 15.
-nores jangan jana fail hasil
-p n memuatkan paling banyak n corak daripada fail corak input setiap kali. Menggunakan ini
ciri mengurangkan peruntukan memori apabila banyak corak
untuk disimulasikan. Di samping itu selepas n corak telah diproses,
hasil simulasi dicetak dalam fail corak hasil. The
nilai lalai untuk n ialah 0 yang menjadikan keseluruhan fail corak dimuatkan.
-t jejak isyarat apabila membuat BDD (penggunaan pembangun).
-pengangkutan gunakan model kelewatan pengangkutan (lalai ialah inersia).
-zerodelay (-zd) semua kelewatan penerangan VHDL sepatutnya menjadi kelewatan nol.
CONTOH
asimut -b -i init_add adder_32 adder_patterns res_add
mensimulasikan perihalan tingkah laku yang dipegang dalam fail bernama 'adder_32.vbe menggunakan corak
fail `adder_patterns.pat'. Hasil simulasi ditulis ke dalam 'res_add.pat' dan
perihalan dimulakan dengan nilai yang terkandung dalam 'init_add.sav'.
DIAGNOSTIK
Daftar permulaan dalam fail corak membolehkan menukar nilai daftar menjadi
nilai yang diketahui. Walau bagaimanapun, menggunakan ciri ini untuk memulakan daftar sebelum melaksanakan
corak pertama tidak disyorkan. Mendaftar nilai (ditakrifkan oleh permulaan
pernyataan) boleh ditimpa kerana perihalan tidak mempunyai keadaan koheren sebelum yang pertama
.
Gunakan asimut dalam talian menggunakan perkhidmatan onworks.net
