gvhdl - Online sa Cloud

PROGRAMA:

NAME

gvhdl - Frontend sa VHDL compiler/simulator na FreeHDL.

SINOPSIS

gvhdl [OPTION] ... [VHDL_FILES] ... [OBJECT_FILES] ...

DESCRIPTION

LibrengHDL ay isang compiler/simulator suite para sa hardware na paglalarawan ng wika na VHDL. VHDL'93
pati na rin ang mga pamantayan ng VHDL'87 ay sinusuportahan.

LibrengHDL isinasalin ang orihinal na VHDL source na mga FILE sa C++. Pagkatapos, ang C++ source ay maaaring
pinagsama-sama at naka-link sa kernel upang bumuo ng simulation program. Simula sa nabuo
executable ay gayahin ang kaukulang modelo ng VHDL. Ang aktwal na proseso ng pagbuo sa
bumuo ng simulator mula sa pinagmulan ng VHDL ay isang kumplikadong proseso na pinangangasiwaan ng
gvhdl script.

VHDL_FILES ay isang listahan ng mga pangalan ng source file ng VHDL na dapat magtapos sa .vhdl o .vhd. Ang una
Tinutukoy din ng pangalan ng VHDL file ang pangalan ng executable na simulator. Ito ay, ang pangwakas
executable ay ipangalan sa unang VHDL file na walang .vhdl o .vhd extension.
Tandaan na ang mga object file pati na rin ang simulator ay gagawin sa kasalukuyang
direktoryo.

OBJECT_FILES tumutukoy sa isang listahan ng mga object file na naka-link sa simulator na maipapatupad.
gvhdl Itinuturing na object file ang lahat ng file na nagtatapos sa .o. Karaniwan, ang mga bagay na ito
ang mga file ay nabuo dati (gamit ang opsyon -c) mula sa VHDL source code sa panahon ng isang hiwalay
hakbang ng compilation.

Opsyon

-L VHDLLIB
Path sa VHDL library root directory. Sa loob ng direktoryong ito ang paghahanap ng compiler para sa
isang file na pinangalanan v2cc.libs. Ang mapping file v2cc.libs nagsasalin ng mga pangalan ng unit ng library
sa mga direktoryo. Tandaan na higit sa isang VHDLLIB ang maaaring ibigay.

-g Nagdaragdag ng impormasyon sa pag-debug sa executable. Sa detalye, iniuugnay ng mga opsyong ito ang
nakabuo ng machine code sa mga kaukulang linya sa VHDL source file.

-G Nagdaragdag ng impormasyon sa pag-debug sa executable ngunit hindi nag-uugnay ng machine code sa
Mga linya ng pinagmulan ng VHDL. Ang opsyong ito ay aktwal na ginagamit upang i-debug ang nabuong C++ code.

-c Huwag bumuo ng simulator na maipapatupad. Gamit ang opsyong ito, isinalin ng compiler
VHDL source sa mga executable at pinagsama-sama ang mga ito sa object code ngunit hindi
bumuo ng isang panghuling simulator na maipapatupad. Ang pagpipiliang ito ay lalong kapaki-pakinabang upang i-compile
Mga pakete ng VHDL.

-l LIBNAME
Iugnay ang VHDL source code sa VHDL library LIBNAME. Bilang default ang pangalan ng library
TRABAHO ang ginagamit. Ang pagpipiliang ito ay lalong mahalaga kung ang mga bahagi ng VHDL ay mula sa ilan
Ang mga aklatan ng VHDL ay dapat itayo sa simulator. Tandaan na upang
matagumpay na gumamit ng isang bahagi ng VHDL mula sa iba kaysa sa kasalukuyang gumaganang library,
ang kaukulang mga VHDL file ay dapat mahanap ng compiler gamit ang mga mekanismo
inilarawan sa v2cc.libs. Dagdag pa, ang mga bahagi ay dapat na pinagsama-sama sa naaangkop
-l LIBNAME na opsyon.

--relaxed-component-visibility
Pinapayagan ang hindi nakikitang mga default na binding mula sa TRABAHO.

--libieee
Idagdag ang IEEE standard library file sa simulation executable.

Kapaligiran MGA VARIABLE

V2CC_LIBRARY_PATH
Ang variable na V2CC_LIBRARY_PATH ay binubuo ng ":" na pinaghihiwalay na mga filename. Karagdagan sa
ang environment variable, maaari mong gamitin ang "-L libdir" command line na opsyon na may
v2cc. Ang mga direktoryo na tinukoy na may "-L" ay idinaragdag sa harap ng mga tinukoy
ng V2CC_LIBRARY_PATH. Sa huling daanan ng library, lumilitaw ang mga ito sa parehong pagkakasunud-sunod ng
sa command line.

Sinusuportahan Vhdl SUBSET

Sa kasalukuyan, hindi sinusuportahan ng FreeHDL ang buong pamantayan ng VHDL'93. Ang mga sumusunod ay hindi kumpleto
Ang listahan ay nagbibigay ng isang pangkalahatang-ideya sa kung ano ang kasalukuyang hindi suportado:

- Hindi sinusuportahan ang indibidwal na samahan ng mga pormal na pinagsama-samang uri.

- Hindi sinusuportahan ang mga nakabahaging variable.

- Ang transaksyon ng mga katangian, tahimik, matatag at naantala ay hindi suportado.

- Hindi sinusuportahan ang mga attribute na tinukoy ng user.

- Hindi suportado ang mga grupo.

- Hindi sinusuportahan ang mga binabantayang signal assignment.

- Hindi sinusuportahan ang mga configuration.

- Sa kasalukuyan, hindi maaaring patayin ang mga driver.

HALIMBAWA

paggamit

gvhdl -c adder.vhdl

upang bumuo ng object file para sa adder.vhdl. Tandaan na ang adder.vhdl ay maaaring maglaman ng ilang VHDL
na mga modelo.

gvhdl adder.vhdl

ay bubuo ng isang simulator para sa huli Ang modelo ng VHDL ay matatagpuan sa adder.vhdl. Gayunpaman, sa ito
kaso, lahat ng bahagi ng VHDL na lugar na kinakailangan para buuin ang simulator ay dapat isama
ang VHDL source file.

gvhdl top.vhdl adder.o --libieee

bumubuo ng isang simulator para sa huling modelo ng VHDL na makikita sa top.vhdl sa pamamagitan ng pagsasama-sama ng lahat ng mga modelo sa
top.vhdl at pag-link (ang dating nabuo) adder.o object file at ang IEEE standard
mga aklatan sa executable.

gvhdl -c -l mylib adder.vhdl

bubuo ng object file kasama ang lahat ng sangkap na ibinigay sa adder.vhdl. Gayunpaman, sa
sa kasong ito ang mga bahagi ay iuugnay sa library mylib sa halip na ang default
gawain sa pangalan ng aklatan. Tandaan na ang opsyon -l ay nakakaapekto lamang sa nabuong C++ source code ngunit
hindi binabago ang lugar kung saan nakaimbak ang mga object file o executable.

SIMULASYON UTOS

Matapos simulan ang simulator, ang isang maikling buod ng magagamit na mga utos ay naka-print
sa screen:

c : execute cycles = execute mga simulation cycle
n : susunod = isagawa ang susunod na simulation cycle
q : quit = quit simulation
r : run = magsagawa ng simulation para sa
d : dump = dump signal
doff : dump off = itigil ang paglalaglag ng mga signal
don : dump on = ipagpatuloy ang paglalaglag ng mga signal
s : ipakita = ipakita ang mga halaga ng signal
dv : dump var = dump ng signal mula sa mga listahan ng signal
ds : dump show = nagpapakita ng listahan ng mga itinapon na signal
nds : number show = nagpapakita ng bilang ng mga itinapon na signal
dc [-f ] [-t ] [-cfg ] [-q]
: kino-configure ang proseso ng dump

Tandaan na ang mga signal ay itinapon sa isang file (default na pangalan ng file ay "wave.dmp") sa VCD format.
Ang format ng file na ito ay dapat tanggapin ng bawat VCD waveform viewer. Nakatakda ang pangalan ng file sa
"wave.dmp" ngunit maaaring baguhin gamit ang "dc -f ". Gayunpaman, siguraduhing isagawa
"dc -f ..." bago isagawa ang "d".

SIMULATOR COMMAND LINE Opsyon

Maaaring kontrolin ang simulation sa pamamagitan ng command line parameter '-cmd "cmd1; cmd2; ..."' kung saan
Ang 'cmd1', 'cmd2', ... ay mga simulation command tulad ng inilarawan sa nakaraang seksyon. Tandaan
na ang bawat utos ay dapat paghiwalayin ng ';'. Hal, pagpapatupad

./top -cmd "d;run 1000 ns;q;"

ay magsisimula ng simulation program na 'top', itapon ang lahat ng signal at magpatakbo ng simulation para sa 1000 ns.
Sa wakas, ang simulation ay winakasan. Sa totoo lang, ang huling utos na 'q;' ay opsyonal bilang ang
awtomatikong natatapos ang simulator sa sandaling naisakatuparan ang huling utos.

Gumamit ng gvhdl online gamit ang mga serbisyo ng onworks.net