gvhdl – Online in der Cloud

PROGRAMM:

NAME/FUNKTION

gvhdl – Frontend zum VHDL-Compiler/Simulator FreeHDL.

ZUSAMMENFASSUNG

gvhdl [zur Auswahl] ... [VHDL_FILES] ... [OBJECT_FILES] ... ...

BESCHREIBUNG

FreiHDL ist eine Compiler-/Simulator-Suite für die Hardwarebeschreibungssprache VHDL. VHDL'93
sowie VHDL'87-Standards werden unterstützt.

FreiHDL übersetzt die ursprünglichen VHDL-Quelldateien in C++. Dann kann die C++-Quelle sein
kompiliert und mit dem Kernel verknüpft, um das Simulationsprogramm zu erstellen. Starten des generierten
Die ausführbare Datei simuliert das entsprechende VHDL-Modell. Der eigentliche Build-Prozess
Das Generieren des Simulators aus der VHDL-Quelle ist ein komplexer Prozess, der von der verwaltet wird
gvhdl Skripte.

VHDL_FILES ist eine Liste von VHDL-Quelldateinamen, die mit .vhdl oder .vhd enden müssen. Der erste
Der VHDL-Dateiname bestimmt auch den Namen der ausführbaren Simulatordatei. Das ist das Finale
Die ausführbare Datei wird nach der ersten VHDL-Datei ohne die Erweiterung .vhdl oder .vhd benannt.
Beachten Sie, dass sowohl die Objektdateien als auch der Simulator im aktuellen erstellt werden
Verzeichnis.

OBJECT_FILES Gibt eine Liste von Objektdateien an, die mit der ausführbaren Simulatordatei verknüpft sind.
gvhdl betrachtet alle Dateien, die mit .o enden, als Objektdateien. Typischerweise handelt es sich hierbei um Objekte
Dateien werden zuvor (mit der Option -c) aus dem VHDL-Quellcode während eines separaten generiert
Kompilierungsschritt.

OPTIONAL

-L VHDLLIB
Pfad zum Stammverzeichnis der VHDL-Bibliothek. Innerhalb dieses Verzeichnisses sucht der Compiler nach
eine Datei mit dem Namen v2cc.libs. Die Zuordnungsdatei v2cc.libs übersetzt Namen von Bibliothekseinheiten
zu Verzeichnissen. Beachten Sie, dass mehr als eine VHDLLIB bereitgestellt werden kann.

-g Fügt Debug-Informationen zur ausführbaren Datei hinzu. Im Detail verknüpft diese Option die
generierten Maschinencode in die entsprechenden Zeilen in den VHDL-Quelldateien.

-G Fügt Debug-Informationen zur ausführbaren Datei hinzu, ordnet ihr jedoch keinen Maschinencode zu
VHDL-Quellzeilen. Diese Option wird tatsächlich zum Debuggen des generierten C++-Codes verwendet.

-c Generieren Sie keine ausführbare Simulatordatei. Mit dieser Option übersetzte der Compiler
VHDL-Quelle in ausführbare Dateien und kompiliert sie in Objektcode, tut dies jedoch nicht
Generieren Sie eine endgültige ausführbare Simulatordatei. Diese Option ist besonders nützlich zum Kompilieren
VHDL-Pakete.

-l LIBNAME
Ordnen Sie den VHDL-Quellcode der VHDL-Bibliothek LIBNAME zu. Standardmäßig der Bibliotheksname
ARBEIT wird verwendet. Diese Option ist besonders wichtig, wenn VHDL-Komponenten aus mehreren bestehen
VHDL-Bibliotheken sollen in den Simulator integriert werden. Beachten Sie das, um
erfolgreich eine VHDL-Komponente aus einer anderen als der aktuellen Arbeitsbibliothek verwenden,
Die entsprechenden VHDL-Dateien müssen vom Compiler über die Mechanismen gefunden werden
beschrieben in v2cc.libs. Darüber hinaus müssen die Komponenten entsprechend zusammengestellt werden
-l LIBNAME-Option.

--entspannte-Komponenten-Sichtbarkeit
Ermöglicht unsichtbare Standardbindungen von OFFICE.

--libieee
Fügen Sie die IEEE-Standardbibliotheksdateien zur ausführbaren Simulationsdatei hinzu.

VARIABLEN

V2CC_LIBRARY_PATH
Die Variable V2CC_LIBRARY_PATH besteht aus ":" getrennten Dateinamen. Zusätzlich zu
der Umgebungsvariablen können Sie die Befehlszeilenoption "-L libdir" mit verwenden
v2cc. Die mit "-L" angegebenen Verzeichnisse werden vor den angegebenen hinzugefügt
von V2CC_LIBRARY_PATH. Im endgültigen Bibliothekspfad erscheinen sie in der gleichen Reihenfolge wie
in der Kommandozeile.

UNTERSTÜTZT VHDL TEILMENGE

Derzeit unterstützt FreeHDL nicht den gesamten VHDL'93-Standard. Das Folgende unvollständig
Die Liste gibt einen Überblick darüber, was derzeit nicht unterstützt wird:

- Einzelne Assoziationen von Formalen zusammengesetzten Typs werden nicht unterstützt.

- Gemeinsam genutzte Variablen werden nicht unterstützt.

- Die Attribute „transaction“, „quiet“, „stable“ und „delayed“ werden nicht unterstützt.

- Benutzerdefinierte Attribute werden nicht unterstützt.

- Gruppen werden nicht unterstützt.

- Geschützte Signalzuweisungen werden nicht unterstützt.

- Konfigurationen werden nicht unterstützt.

- Derzeit können Treiber nicht ausgeschaltet werden.

Beispiele:

Verwenden Sie die

gvhdl -c adder.vhdl

um eine Objektdatei für adder.vhdl zu erstellen. Beachten Sie, dass adder.vhdl mehrere VHDL enthalten kann
Modelle.

gvhdl adder.vhdl

wird einen Simulator dafür generieren letzte VHDL-Modell in adder.vhdl gefunden. Allerdings in diesem
In diesem Fall müssen alle VHDL-Komponenten enthalten sein, die zum Erstellen des Simulators erforderlich sind
die VHDL-Quelldatei.

gvhdl top.vhdl adder.o --libieee

generiert einen Simulator für das letzte in top.vhdl gefundene VHDL-Modell, indem alle Modelle in kompiliert werden
top.vhdl und Verknüpfung (der zuvor generierten) adder.o-Objektdatei und dem IEEE-Standard
Bibliotheken in die ausführbare Datei.

gvhdl -c -l mylib adder.vhdl

erstellt eine Objektdatei mit allen in adder.vhdl bereitgestellten Komponenten. Allerdings in
In diesem Fall werden die Komponenten der Bibliothek mylib statt der Standardeinstellung zugeordnet
Bibliotheksnamensarbeit. Beachten Sie, dass die Option -l nur Auswirkungen auf den generierten C++-Quellcode hat
ändert nicht den Ort, an dem die Objektdateien oder ausführbaren Dateien gespeichert werden.

SIMULATION BEFEHLE

Nach dem Start des Simulators wird eine kurze Zusammenfassung der verfügbaren Befehle gedruckt
zum Bildschirm:

C : Zyklen ausführen = ausführen Simulationszyklen
n: next = nächsten Simulationszyklus ausführen
q : quit = Simulation beenden
R : run = Simulation ausführen für
d: dump = Dump-Signale
doff: dump off = stoppt das Dumpen von Signalen
don: dump on = weiterhin Signale ausgeben
s: show = Signalwerte anzeigen
dv: dump var = ein Signal aus den Signallisten ausgeben
ds: dump show = zeigt die Liste der ausgegebenen Signale an
nds: number show = zeigt die Anzahl der ausgegebenen Signale an
dc [-f ] [-T ] [-cfg ] [-Q]
: Konfiguriert den Dump-Prozess

Beachten Sie, dass Signale in einer Datei (Standarddateiname ist „wave.dmp“) im VCD-Format gespeichert werden.
Dieses Dateiformat sollte von jedem VCD-Wellenform-Viewer akzeptiert werden. Der Dateiname ist auf eingestellt
„wave.dmp“, kann aber mit „dc -f“ geändert werden ". Stellen Sie jedoch sicher, dass Sie ausgeführt werden
„dc -f ...“ vor der Ausführung von „d“.

SIMULATOR COMMAND LINE OPTIONAL

Die Simulation kann über den Befehlszeilenparameter „-cmd „cmd1; cmd2; ...““ gesteuert werden
'cmd1', 'cmd2', ... sind Simulationsbefehle wie im vorherigen Abschnitt beschrieben. Notiz
dass jeder Befehl durch „;“ getrennt werden muss. ZB ausführen

./top -cmd "d;run 1000 ns;q;"

startet das Simulationsprogramm „top“, entlädt alle Signale und führt die Simulation 1000 ns lang durch.
Abschließend wird die Simulation beendet. Eigentlich ist der letzte Befehl 'q;' ist optional, da die
Der Simulator wird automatisch beendet, sobald der letzte Befehl ausgeführt wurde.

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