iverilog - Online sa Cloud

PROGRAMA:

NAME

iverilog - Icarus Verilog compiler

SINOPSIS

iverilog [-ESVv] [-Bpath] [-ccmdfile|-fcmdfile] [-Dmacro[=defn]] [-pflag=value] [-dname]
[-g1995|-g2001|-g2005|-g ] [-Iincludedir] [-mmodule] [-Mfile] [-Nfile]
[-ooutputfilename] [-stopmodule] [-ttype] [-Tmin/typ/max] [-Wclass] [-ypath] sourcefile

DESCRIPTION

iverilog ay isang compiler na nagsasalin ng Verilog source code sa mga executable na programa para sa
simulation, o iba pang mga format ng netlist para sa karagdagang pagproseso. Ang kasalukuyang sinusuportahan
ang mga target ay vp para sa simulation, at fpga para sa synthesis. Idinaragdag ang iba pang uri ng target bilang
ipinatupad ang mga generator ng code.

Opsyon

iverilog tumatanggap ng mga sumusunod na opsyon:

-Bbase Ang iverilog Gumagamit ang program ng mga panlabas na program at configuration file para i-preprocess
at i-compile ang pinagmulan ng Verilog. Karaniwan, ang landas na ginagamit upang mahanap ang mga tool na ito ay
nakapaloob sa iverilog programa. Gayunpaman, ang -B pinahihintulutan ng switch ang user na pumili
ibang hanay ng mga programa. Ang ibinigay na landas ay ginagamit upang mahanap ivlpp, ivl, naka-code
mga generator at ang VPI modules.

-cfile -ffile
Tinutukoy ng mga flag na ito ang isang input file na naglalaman ng listahan ng mga source file ng Verilog.
Ito ay katulad ng utos file ng iba pang mga Verilog simulator, dahil ito ay isang
file na naglalaman ng mga pangalan ng file sa halip na dalhin ang mga ito sa command line. Tingnan mo
Utos File sa ibaba.

-Dmacro Tinutukoy ang macro macro na may string na `1' bilang kahulugan nito. Ang form na ito ay karaniwan
ginagamit lamang upang ma-trigger ang mga kundisyon ng ifdef sa pinagmulan ng Verilog.

-Dmacro=defn
Tinutukoy ang macro macro as defn.

-dpangalan Mag-activate ng klase ng mga mensahe sa pag-debug ng compiler. Ang -d switch ay maaaring gamitin bilang
madalas kung kinakailangan upang maisaaktibo ang lahat ng nais na mensahe. Ang mga sinusuportahang pangalan ay
mga saklaw, eval_tree, detalyado, at synth2; anumang iba pang mga pangalan ay hindi pinapansin.

-E I-preprocess ang pinagmulan ng Verilog, ngunit huwag i-compile ito. Ang output file ay ang
Verilog input, ngunit may mga file inclusion at macro reference na pinalawak at inalis.
Ito ay kapaki-pakinabang, halimbawa, upang iproseso ang pinagmulan ng Verilog para magamit ng iba
mga compiler.

-g1995|-g2001|-g2001-noconfig|-g2005
Piliin ang wikang Verilog henerasyon upang suportahan sa compiler. Ito ang pumipili
sa pagitan ng IEEE1364-1995, IEEE1364-2001, O IEEE1364-2005. Karaniwan, Icarus Verilog
default sa pinakabagong kilalang henerasyon ng wika. Ang watawat na ito ay pinakakapaki-pakinabang
upang paghigpitan ang wika sa isang set na sinusuportahan ng mga tool ng mga partikular na henerasyon, para sa
pagiging tugma sa iba pang mga tool.

-gverilog-ams|-gno-verilog-ams
Paganahin o huwag paganahin (default) ang suporta para sa Verilog-AMS. Napakaliit na Verilog-AMS
partikular na pag-andar ay kasalukuyang sinusuportahan.

-gspecify|-gno-specify
Paganahin o huwag paganahin (default) tukuyin ang suporta sa block. Kapag pinagana, tukuyin ang block
ang code ay elaborate. Kapag hindi pinagana, tukuyin ang mga bloke ay na-parse ngunit hindi pinansin. Tukuyin
Ang mga bloke ay karaniwang hindi kailangan para sa simulation ng RTL, at sa katunayan ay maaaring makasakit
pagganap ng simulation. Gayunpaman, ang hindi pagpapagana ng mga specify na bloke ay nagpapababa ng katumpakan
ng full-timing simulation.

-gstd-isama|-gno-std-include
Paganahin (default) o huwag paganahin ang paghahanap ng isang karaniwang pag-install kasama
direktoryo pagkatapos ng lahat ng iba pang tahasang isama ang mga direktoryo. Kasama sa pamantayang ito
ang direktoryo ay isang maginhawang lugar upang mag-install ng mga karaniwang file ng header na isang Verilog
maaaring kasama sa programa.

-grelatibo-isama|-gno-relative-isama
Paganahin o huwag paganahin (default) ang pagdaragdag ng direktoryo ng mga lokal na file sa simula ng
ang isama ang landas sa paghahanap ng file. Nagbibigay-daan ito sa mga file na maisama kaugnay ng
kasalukuyang file hindi ang mas karaniwang mga file ay matatagpuan lamang sa gumaganang direktoryo o
sa tinukoy na isama ang landas ng paghahanap ng file.

-gxtypes|-gno-xtypes
Paganahin (default) o huwag paganahin ang suporta para sa mga pinahabang uri. Paganahin ang mga pinahabang uri
nagbibigay-daan para sa mga bagong uri na sinusuportahan ng Icarus Verilog bilang mga extension na lampas sa
baseline na Verilog. Maaaring kailanganin na huwag paganahin ang mga pinahabang uri kung kino-compile ang code
na sumasalungat sa ilang bagong keyword na ginamit upang ipatupad ang uri ng sistema.

-gio-range-error|-gno-io-range-error
Ang mga pamantayan ay nangangailangan na ang isang vectored port ay may tumutugmang mga saklaw para sa port nito
deklarasyon pati na rin ang anumang net/register na deklarasyon. Ito ay karaniwang kasanayan sa
nakaraan upang tukuyin lamang ang hanay para sa net/register na deklarasyon at ilang mga tool
payagan pa rin ito. Bilang default, ang anumang mismatch ay iniuulat bilang isang error. Gamit
-gno-io-range-error gagawa ng babala sa halip na isang nakamamatay na error para sa kaso
ng isang vectored net/register at isang scalar port declaration.

-gstrict-ca-eval|-gno-strict-ca-eval
Ang pamantayan ay nangangailangan na kung anumang input sa isang tuluy-tuloy na expression ng pagtatalaga
nagbabago ang halaga, ang buong expression ay muling sinusuri. Bilang default, ang mga bahagi ng
ang expression na hindi nakadepende sa (mga) binagong halaga ng input ay hindi muling susuriin.
Kung ang isang expression ay naglalaman ng isang tawag sa isang function na hindi nakadepende lamang dito
mga halaga ng input o na may mga side effect, ang magreresultang pag-uugali ay mag-iiba mula sa
na kinakailangan ng pamantayan. Gamit -gstrict-ca-eval pipilitin ang pamantayan
sumusunod na pag-uugali (na may ilang pagkawala sa pagganap).

-Ikasamair
Idagdag ang direktoryo kasamair sa listahan ng mga direktoryo na hinanap para sa Verilog isama
mga file. Ang -I switch ay maaaring gamitin ng maraming beses upang tukuyin ang ilang mga direktoryo sa
paghahanap, ang mga direktoryo ay hinanap sa pagkakasunud-sunod ng paglitaw ng mga ito sa command line.

-Mlandas Sumulat sa file na tinukoy ng path ng isang listahan ng mga file na nag-aambag sa
compilation ng disenyo. Kabilang dito ang mga file na kasama ng kasama
mga direktiba at mga file na awtomatikong nilo-load ng suporta sa library. Ang output
ay isang pangalan ng file bawat linya, na walang puwang sa unahan o trailing.

-mmodule
Idagdag ang module na ito sa listahan ng mga VPI module na ilo-load ng simulation. marami
maaaring tukuyin ang mga module, at lahat ay ilo-load, sa pagkakasunud-sunod na tinukoy. Ang
ang module ng system ay implicit at palaging kasama. Kung ang isang System Function Table file
( .sft) ay umiiral para sa module na ito ay awtomatikong mailo-load.

-Nlandas Ginagamit ito para sa pag-debug ng tamang compiler. Itapon ang huling netlist form ng
disenyo sa tinukoy na file. Kung hindi man ay hindi ito makakaapekto sa pagpapatakbo ng
compiler. Nangyayari ang dump pagkatapos ma-elaborate at ma-optimize ang disenyo.

-o filename
Ilagay ang output sa file filename. Kung walang tinukoy na pangalan ng output file, iverilog
gumagamit ng default na pangalan a.labas.

-pbandila=halaga
Magtalaga ng value sa isang target na partikular na flag. Ang -p switch ay maaaring gamitin nang madalas hangga't
kinakailangan upang tukuyin ang lahat ng nais na mga flag. Ang mga watawat na ginagamit ay nakasalalay sa
target na pinili, at inilarawan sa target na tiyak na dokumentasyon. Mga watawat
ang hindi ginagamit ay binabalewala.

-S Mag-synthesize. Karaniwan, kung ang target ay maaaring tumanggap ng mga paglalarawan ng pag-uugali ang
iiwan ng compiler ang mga proseso sa anyo ng pag-uugali. Ang -S switch sanhi ng
compiler upang magsagawa ng synthesis kahit na ito ay hindi kinakailangan para sa target. Kung ang
Ang uri ng target ay isang format ng netlist, ang -S switch ay hindi kailangan at walang epekto.

-s topmodule
Tukuyin ang nangungunang antas ng module upang ipaliwanag. Icarus Verilog ay sa pamamagitan ng default na pumili
mga module na hindi na-instantiate sa anumang iba pang mga module, ngunit kung minsan ay hindi iyon
sapat, o nagbibigay ng napakaraming module. Kung ang gumagamit ay tumukoy ng isa o higit pa
root module na may -s mga flag, pagkatapos ay gagamitin ang mga ito bilang root module sa halip.

-Tmin|typ|max
Gamitin ang switch na ito upang piliin ang min, typ o max na beses mula sa min:typ:max na mga expression.
Karaniwan, gagamitin lang ng compiler ang typ value mula sa mga expression na ito
(pag-print ng babala para sa unang sampung nahanap nito) ngunit sasabihin ng switch na ito ang
tahasang compiler kung aling value ang gagamitin. Pipigilan nito ang babala na ang
ang compiler ay gumagawa ng isang pagpipilian.

-ttarget
Gamitin ang switch na ito upang tukuyin ang target na format ng output. Tingnan ang MGA TARGET seksyon sa ibaba
para sa isang listahan ng wastong mga format ng output.

-v I-on ang mga verbose na mensahe. Ipi-print nito ang mga linya ng command na pinaandar sa
isagawa ang aktwal na compilation, kasama ang impormasyon ng bersyon mula sa iba't ibang
mga bahagi, pati na rin ang bersyon ng produkto sa kabuuan. Mapapansin mo
na ang mga command line ay may kasamang reference sa isang pangunahing pansamantalang file na pumasa
impormasyon sa tamang compiler. Para hindi matanggal ang file na iyon sa
pagtatapos ng proseso, magbigay ng sarili mong pangalan ng file sa variable ng kapaligiran
IVERILOG_ICONFIG.

-V I-print ang bersyon ng compiler, at lumabas.

-Wklase I-on ang iba't ibang klase ng mga babala. Tingnan ang BABALA MGA uRI seksyon sa ibaba para sa
mga paglalarawan ng iba't ibang pangkat ng babala. Kung maramihan -W ginagamit ang mga switch,
ang set ng babala ay ang unyon ng lahat ng hiniling na klase.

-ylibdir
Idagdag ang direktoryo sa path ng paghahanap ng module ng library. Kapag nahanap ng compiler ang isang
hindi natukoy na module, tinitingnan nito sa mga direktoryo na ito ang mga file na may tamang pangalan.

-Ysuffix
Magdagdag ng suffix sa listahan ng mga tinatanggap na suffix ng pangalan ng file na ginamit kapag naghahanap ng a
library para sa mga cell. Nagde-default ang listahan sa iisang entry .v.

MODYUL LIBRARI

Ang Icarus Verilog compiler ay sumusuporta sa mga module library bilang mga direktoryo na naglalaman ng Verilog
source file. Sa panahon ng elaborasyon, napansin ng compiler ang instantiation ng undefined
mga uri ng module. Kung tinukoy ng user ang mga direktoryo ng paghahanap sa library, maghahanap ang compiler
ang direktoryo para sa mga file na may pangalan ng nawawalang uri ng module. Kung nakahanap ito ng ganoong file,
nilo-load ito bilang isang Verilog source file, sinubukan nilang muli na ipaliwanag ang module.

Ang mga file ng module ng library ay dapat maglaman lamang ng isang module, ngunit hindi ito kinakailangan.
Ang mga module ng library ay maaaring sumangguni sa iba pang mga module sa library o sa pangunahing disenyo.

MGA TARGET

Ang Icarus Verilog compiler ay sumusuporta sa iba't ibang mga target, para sa iba't ibang layunin, at ang
-t switch ay ginagamit upang piliin ang nais na target.

walang halaga Ang null target ay nagiging sanhi ng walang code na mabuo. Ito ay kapaki-pakinabang para sa pagsuri sa
syntax ng pinagmulan ng Verilog.

vp Ito ang default. Ang vvp target ay bumubuo ng code para sa vvp runtime. Ang output
ay isang kumpletong programa na ginagaya ang disenyo ngunit dapat na patakbuhin ng vp
utos.

fpga Ito ay isang synthesis target na sumusuporta sa iba't ibang mga fpga device, karamihan ay sa pamamagitan ng EDIF
format na output. Ang Icarus Verilog fpga code generator ay maaaring makabuo ng kumpleto
mga disenyo o EDIF macro na maaari namang i-import sa mas malalaking disenyo ng iba
mga kasangkapan. Ang fpga ang target ay nagpapahiwatig ng synthesis -S bandila.

vhdl Ang target na ito ay gumagawa ng VHDL na pagsasalin ng Verilog netlist. Ang output ay a
nag-iisang file na naglalaman ng mga VHDL entity na naaayon sa mga module sa Verilog
source code. Tandaan na isang subset lamang ng wikang Verilog ang sinusuportahan. Tingnan mo
ang wiki para sa karagdagang impormasyon.

BABALA MGA uRI

Ito ang mga uri ng babala na maaaring piliin ng -W lumipat. Lahat ng babala
mga uri (maliban sa lahat) ay maaari ding lagyan ng prefix ng hindi- upang patayin ang babalang iyon. Ito ay
pinakakapaki-pakinabang pagkatapos ng a -Pader argumento upang sugpuin ang mga nakahiwalay na uri ng babala.

lahat Nagbibigay-daan ito sa implicit, portbind, select-range, timescale, at
sensitivity-buong-array na mga kategorya ng babala.

pahiwatig
Nagbibigay-daan ito sa mga babala para sa paglikha ng mga implicit na deklarasyon. Halimbawa, kung a
ginagamit ang scalar wire X ngunit hindi idineklara sa pinagmulan ng Verilog, ito ay magpi-print ng a
babala sa unang paggamit nito.

portbind
Nagbibigay-daan ito sa mga babala para sa mga port ng mga instantiation ng module na hindi konektado
ngunit malamang na dapat. Ang mga nakalawit na input port, halimbawa, ay bubuo ng a
babala.

piling-saklaw
Binibigyang-daan nito ang mga babala para sa patuloy na mga piling wala sa hangganan. Kabilang dito ang bahagyang o
ganap na out of bound na mga pili gayundin ang isang piling naglalaman ng 'bx o 'bz sa
index.

timescale
Nagbibigay-daan ito sa mga babala para sa hindi pare-parehong paggamit ng direktiba sa timescale. Nakikita nito
kung ang ilang mga module ay walang timescale, o kung ang mga module ay nagmamana ng timescale mula sa isa pa
file. Parehong malamang na nangangahulugan na ang mga timescale ay hindi pare-pareho, at simulation timing
maaaring nakakalito at nakadepende sa pagkakasunud-sunod ng compilation.

infloop Nagbibigay-daan ito sa mga babala para sa palaging mga pahayag na maaaring may runtime na walang katapusan na mga loop
(may mga landas na walang o zero na pagkaantala). Ang klase ng mga babala na ito ay hindi kasama sa -Pader
at samakatuwid ay walang a hindi- variant. Ang isang nakamamatay na mensahe ng error ay palaging magiging
naka-print kapag matutukoy ng compiler na tiyak na magkakaroon ng walang katapusan
loop (lahat ng mga landas ay walang o zero na pagkaantala).

Kapag pinaghihinalaan mo ang isang palaging pahayag ay gumagawa ng isang runtime na walang katapusan na loop gamitin ito
flag upang mahanap ang palaging mga pahayag na kailangang ma-verify ang kanilang lohika. Ito ay
inaasahan na marami sa mga babala ay magiging maling positibo, dahil tinatrato ng code
ang halaga ng lahat ng mga variable at signal bilang hindi tiyak.

sensitivity-buong-vector
Ito ay nagbibigay-daan sa mga babala kapag ang isang bahagi ay pumili sa loob ng isang "palaging @*" na pahayag
nagreresulta sa pagdaragdag ng buong vector sa implicit sensitivity list.
Bagama't ang pag-uugaling ito ay inireseta ng pamantayan ng IEEE, hindi ito ang maaaring mangyari
inaasahan at maaaring magkaroon ng mga implikasyon sa pagganap kung malaki ang vector.

sensitivity-buong-array
Ito ay nagbibigay-daan sa mga babala kapag ang isang salita ay pumili sa loob ng isang "palaging @*" na pahayag
nagreresulta sa buong array na idinaragdag sa implicit sensitivity list. Bagaman
ang pag-uugali na ito ay inireseta ng pamantayan ng IEEE, hindi ito kung ano ang maaaring mangyari
inaasahan at maaaring magkaroon ng mga implikasyon sa pagganap kung malaki ang array.

SYSTEM FUNCTION TABLE MGA FILE

Kung ang pangalan ng source file bilang a .sft suffix, pagkatapos ito ay kinuha na isang talahanayan ng function ng system
file. Ang isang System function table file ay ginagamit upang ilarawan sa compiler ang mga uri ng pagbabalik
para sa mga function ng system. Ito ay kinakailangan dahil kailangan ng compiler ang impormasyong ito
detalyadong mga expression na naglalaman ng mga function ng system na ito, ngunit hindi maaaring patakbuhin ang sizetf
function dahil wala itong run-time.

Ang format ng talahanayan ay ASCII, isang function bawat linya. Binabalewala ang mga walang laman na linya, at
mga linyang nagsisimula sa '#Ang karakter ay mga linya ng komento. Magsisimula ang bawat linyang hindi nagkomento
gamit ang pangalan ng function, pagkatapos ay ang uri ng vpi (ibig sabihin, vpiSysFuncReal). Ang mga sumusunod na uri ay
suportado:

vpiSysFuncReal
Nagbabalik ang function ng real/realtime na halaga.

vpiSysFuncInt
Ang function ay nagbabalik ng isang integer.

vpiSysFuncSized
Ang function ay nagbabalik ng isang vector na may ibinigay na lapad, at nilagdaan o hindi nalagdaan
ayon sa watawat.

COMMAND MGA FILE

Binibigyang-daan ng command file ang user na maglagay ng mga pangalan ng source file at ilang command line
lumilipat sa isang text file sa halip na sa isang mahabang command line. Maaaring kasama sa mga command file ang C
o C++ style na mga komento, pati na rin ang # komento, kung ang # ang magsisimula ng linya.

file pangalan
Ang isang simpleng pangalan ng file o landas ng file ay kinuha bilang pangalan ng isang pinagmulang file ng Verilog.
Nagsisimula ang landas sa unang character na hindi white-space. Ang mga variable ay
pinalitan sa mga pangalan ng file.

-c cmdfile -f cmdfile
A -c or -f token prefixes isang command file, eksakto tulad ng ginagawa nito sa command
linya. Ang cmdfile ay maaaring nasa parehong linya o sa susunod na linyang hindi nagkomento.

-y libdir
A -y Ang token ay naglalagay ng prefix sa isang direktoryo ng aklatan sa command file, katulad ng ginagawa nito
sa command line. Ang parameter sa -y ang bandila ay maaaring nasa parehong linya o ang
susunod na linya ng hindi komento.

Mga variable sa libdir ay pinapalitan.

+incdir+kasamair
Ang +incdir+ Ang token sa mga file ng command ay nagbibigay ng mga direktoryo na hahanapin kasama ang mga file
sa halos parehong paraan na -I gumagana ang mga flag sa command line. Ang pagkakaiba ay
maramihang iyon +includedir ang mga direktoryo ay wastong mga parameter sa isang solong +incdir+
token, bagama't maaari ka ring magkaroon ng maramihan +incdir+ mga linya.

Mga variable sa kasamair ay pinapalitan.

+libext+ext
Ang +libext token in command files fives file extensions upang subukan kapag naghahanap ng a
file ng aklatan. Ito ay kapaki-pakinabang kasabay ng -y mga flag para ilista ang mga suffix na susubukan
sa bawat direktoryo bago lumipat sa susunod na direktoryo ng aklatan.

+libdir+dir
Ito ay isa pang paraan upang tukuyin ang mga direktoryo ng library. Tingnan ang -y flag.

+libdir-nocase+dir
Ito ay tulad ng +libdir pahayag, ngunit ipinahayag ang mga pangalan ng file sa loob ng mga direktoryo
narito ang mga case insensitive. Ang nawawalang pangalan ng module sa isang lookup ay hindi kailangang tumugma sa
file name case, basta tama ang mga letra. Halimbawa, ang "foo" ay tumutugma
"Foo.v" ngunit hindi "bar.v".

+ tukuyin +NAME=halaga
Ang + tukuyin + ang token ay pareho sa -D opsyon sa command line. Ang halaga
bahagi ng token ay opsyonal.

+timescale+halaga
Ang +timescale+ Ang token ay ginagamit upang itakda ang default na timescale para sa simulation.
Ito ang mga yunit ng oras at katumpakan bago ang anumang `timescale na direktiba o pagkatapos ng a
`resetall direktiba. Ang default ay 1s/1s.

+toupper-filename
Ang token na ito ay nagiging sanhi ng mga pangalan ng file pagkatapos nito sa command file na isasalin
malaking titik. Nakakatulong ito sa mga sitwasyon kung saan ang isang direktoryo ay dumaan sa isang DOS
machine, at sa proseso ang mga pangalan ng file ay nagiging munged.

+tolower-filename
Ito ay katulad ng +toupper-filename hack na inilarawan sa itaas.

+integer-width+halaga
Binibigyang-daan nito ang programmer na piliin ang lapad para sa mga variable ng integer sa
Pinagmulan ng Verilog. Ang default ay 32, ang halaga ay maaaring maging anumang nais na halaga ng integer.

MGA VARIABLE IN COMMAND MGA FILE

Sa ilang mga kaso, sinusuportahan ng iverilog ang mga variable sa mga command file. Ito ay mga string ng
form na "$(varname)" o "${varname}", saan varname ay ang pangalan ng variable ng kapaligiran
upang basahin. Ang buong string ay pinapalitan ng mga nilalaman ng variable na iyon. Ang mga variable ay
pinalitan lamang sa mga kontekstong tahasang sumusuporta sa kanila, kabilang ang file at direktoryo
mga kuwerdas

Ang mga variable na halaga ay nagmula sa kapaligiran ng operating system, at hindi mula sa preprocessor
tumutukoy sa ibang lugar sa file o sa command line.

PREDEFINE MACROS

Ang mga sumusunod na macro ay paunang tinukoy ng compiler:

__ICARUS__ = 1
Ito ay palaging tinutukoy kapag nag-compile sa Icarus Verilog.

__VAMS_ENABLE__ = 1
Tinutukoy ito kung pinagana ang Verilog-AMS.

HALIMBAWA

Ipinapalagay ng mga halimbawang ito na mayroon kang Verilog source file na tinatawag na hello.v sa kasalukuyang
direktoryo

Upang i-compile ang hello.v sa isang executable na file na tinatawag na a.out:

iverilog hello.v

Upang mag-compile ng hello.v sa isang executable na file na tinatawag na hello:

iverilog -o hello hello.v

Upang mag-compile at tumakbo nang tahasan gamit ang vvp runtime:

iverilog -ohello.vvp -tvvp hello.v

Gamitin ang iverilog online gamit ang mga serbisyo ng onworks.net